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Bit-Serial Architecture Optimizations: Latency and Throughput Optimization, based on Synchronizers and Routers for a Bit?Serial Fully Pipelined Architecture - Raphael Weber
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Bit-Serial Architecture Optimizations: Latency and Throughput Optimization, based on Synchronizers and Routers for a Bit?Serial Fully Pipelined Architecture - edizione con copertina flessibile

2004, ISBN: 3639328175

Taschenbuch, [EAN: 9783639328172], VDM Verlag Dr. Müller, VDM Verlag Dr. Müller, Book, [PU: VDM Verlag Dr. Müller], VDM Verlag Dr. Müller, Bit-Serial Architecture Optimizations This work … Altro …

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Bit-Serial Architecture Optimizations - nuovo libro

2011, ISBN: 9783639328172

This work presents latency optimizations for a specific hardware architecture, which was developed based on the combination of different design paradigms and thus requires sophisticated d… Altro …

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ISBN: 3639328175

edizione con copertina rigida

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Weber, Raphael:
Bit-Serial Architecture Optimizations: Latency and Throughput Optimization, based on Synchronizers and Routers for a Bit?Serial Fully Pipelined Architecture - edizione con copertina flessibile

2011, ISBN: 9783639328172

VDM Verlag Dr. Müller, 2011-01-25. Paperback. Used:Good. Ships Fast. Expedite Shipping Available., VDM Verlag Dr. Müller, 2011-01-25

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Bit-Serial Architecture Optimizations
Bit-Serial Architecture Optimizations - nuovo libro

ISBN: 3639328175

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Dettagli del libro
Bit-Serial Architecture Optimizations

This work presents latency optimizations for a specific hardware architecture, which was developed based on the combination of different design paradigms and thus requires sophisticated design optimizations. The architecture comprises synchronous and systematic bit-serial processing without a central controlling instance. It was patented in 2004 and targets future high-speed applications due to the abdication of long wires. So-called routers, achieving a reconfigurable system, can overcome the application specificity of the basic version of the architecture. This work focuses on the challenge of latency optimizations also covering data synchronization problems when implementing the architecture. We propose and evaluate several variations for the realization. The latency of an evaluated IDCT implementation was reduced from 167 down to 67 clock cycles. The throughput of that implementation was improved by about 17%, while, as a side effect, area consumption was also reduced.

Informazioni dettagliate del libro - Bit-Serial Architecture Optimizations


EAN (ISBN-13): 9783639328172
ISBN (ISBN-10): 3639328175
Copertina rigida
Copertina flessibile
Anno di pubblicazione: 2004
Editore: VDM Verlag

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ISBN/EAN: 3639328175

ISBN - Stili di scrittura alternativi:
3-639-32817-5, 978-3-639-32817-2
Stili di scrittura alternativi e concetti di ricerca simili:
Autore del libro : raphael, weber
Titolo del libro: optimization, doing their bit


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